Static Public Member Functions

Always Constructs
ALWAYS_84	( CLK )
ALWAYS_85	( CLK )
ALWAYS_86	( CLK )
ALWAYS_87	( RST or CLK )
ALWAYS_88	( CLK )
ALWAYS_89	( CLK )
ALWAYS_90	( CLK )
ALWAYS_91	( CLK )
ALWAYS_92	( CLK )
ALWAYS_93	( CLK )
ALWAYS_94	( CLK )
ALWAYS_95	( CLK )
ALWAYS_96	( CLK )
ALWAYS_97	( CLK )
ALWAYS_98	( CLK )
ALWAYS_99	( CLK )
ALWAYS_100	( CLK )
ALWAYS_101	( CLK )
ALWAYS_102	( CLK )
ALWAYS_103	( CLK )
ALWAYS_104	( CLK )
ALWAYS_105	( CLK )
ALWAYS_106	( CLK )
ALWAYS_107	( CLK )
ALWAYS_108	( CLK )
ALWAYS_109	( CLK )
ALWAYS_110	( CLK )
ALWAYS_111	( CLK )
ALWAYS_112	( CLK )
ALWAYS_113	( CLK )
ALWAYS_114	( CLK )
ALWAYS_115	( CLK )
ALWAYS_116	( CLK )
ALWAYS_117	( CLK )
ALWAYS_118	( CLK )
ALWAYS_119	( CLK )
ALWAYS_120	( CLK )
ALWAYS_121	( CLK )
ALWAYS_122	( CLK )
ALWAYS_123	( CLK )
ALWAYS_124	( CLK )
ALWAYS_125	( CLK )
ALWAYS_126	( CLK )
ALWAYS_127	( CLK )
ALWAYS_128	( CLK )
ALWAYS_129	( CLK )
ALWAYS_130	( CLK )
ALWAYS_131	( CLK )

Public Attributes

Inputs
RST
CLK
mono
limit_diff
m_cb	[ 9 : 0 ]
m_cr	[ 9 : 0 ]
din	[ 7 : 0 ]
pre_first_in
bayer_phase	[ 1 : 0 ]

Outputs
signed_y	[ 7 : 0 ]
q	[ 8 : 0 ]
yaddr	[ 7 : 0 ]
ywe
caddr	[ 6 : 0 ]
cwe
pre_first_out
n000	[ 7 : 0 ]
n255	[ 7 : 0 ]

Signals
wire	ystrt
wire	nxtline
reg[ 7 : 0 ]	yaddr_r
reg	ywe_r
reg[ 6 : 0 ]	caddr_r
reg	cwe_r
reg	odd_pix
reg	odd_line
reg	pix_green
reg	y_eq_0
reg	y_eq_255
reg[ 7 : 0 ]	n000_r
reg[ 7 : 0 ]	n255_r
wire[ 1 : 0 ]	strt_dly
wire	strt
reg[ 7 : 0 ]	signed_y_r
reg[ 7 : 0 ]	p0
reg[ 7 : 0 ]	p1
reg[ 7 : 0 ]	pd0
reg[ 7 : 0 ]	pa0
wire[ 8 : 0 ]	ppa
reg[ 17 : 0 ]	pd_10
reg[ 17 : 0 ]	pd_11
reg[ 17 : 0 ]	pd_12
reg[ 17 : 0 ]	pd_13
reg[ 17 : 0 ]	pd_14
reg[ 17 : 0 ]	pd_15
reg[ 17 : 0 ]	pd_16
reg[ 17 : 0 ]	pd_17
reg[ 7 : 0 ]	pd1_dly
reg[ 7 : 0 ]	pdc
reg[ 15 : 0 ]	pd_20
reg[ 15 : 0 ]	pd_21
reg[ 15 : 0 ]	pd_22
reg[ 15 : 0 ]	pd_23
reg[ 15 : 0 ]	pd_24
reg[ 15 : 0 ]	pd_25
reg[ 15 : 0 ]	pd_26
reg[ 15 : 0 ]	pd_27
reg[ 17 : 0 ]	pa_10
reg[ 17 : 0 ]	pa_11
reg[ 17 : 0 ]	pa_12
reg[ 17 : 0 ]	pa_13
reg[ 17 : 0 ]	pa_14
reg[ 17 : 0 ]	pa_15
reg[ 17 : 0 ]	pa_16
reg[ 17 : 0 ]	pa_17
reg[ 17 : 0 ]	pa_20
reg[ 17 : 0 ]	pa_21
reg[ 17 : 0 ]	pa_22
reg[ 17 : 0 ]	pa_23
reg[ 17 : 0 ]	pa_24
reg[ 17 : 0 ]	pa_25
reg[ 17 : 0 ]	pa_26
reg[ 17 : 0 ]	pa_27
wire[ 7 : 0 ]	pd1
wire[ 7 : 0 ]	pd2
wire[ 7 : 0 ]	pa1
wire[ 7 : 0 ]	pa2
wire[ 7 : 0 ]	pd_prev
wire[ 7 : 0 ]	pd_next
wire[ 7 : 0 ]	pa_prev
wire[ 7 : 0 ]	pa_next
reg[ 7 : 0 ]	m2
reg[ 7 : 0 ]	m3
wire[ 8 : 0 ]	pd02s
wire[ 8 : 0 ]	pa1pd02s
wire[ 8 : 0 ]	pa02s
reg[ 7 : 0 ]	k1
reg[ 7 : 0 ]	k2
reg[ 7 : 0 ]	k3
wire[ 15 : 0 ]	mm1
wire[ 15 : 0 ]	mm2
wire[ 15 : 0 ]	mm3
reg[ 7 : 0 ]	y
reg[ 7 : 0 ]	y0_r
reg[ 15 : 0 ]	y1
reg[ 15 : 0 ]	y2
reg[ 15 : 0 ]	y3
reg[ 15 : 0 ]	y_sum_r
wire[ 7 : 0 ]	pre_y
reg[ 7 : 0 ]	cbcrmult1
wire[ 9 : 0 ]	cbcrmult2
wire[ 17 : 0 ]	cbcrmulto
reg[ 10 : 0 ]	cbcrmultr
reg[ 10 : 0 ]	cbcr
reg	sel_cbcrmult1
reg	use_cr
reg	sub_y
wire	cwe0
reg	cstrt
reg	cnxt
reg	pre_sel_cbcrmult1
reg[ 9 : 0 ]	cbcrmult2_r
reg	ywe_r2
reg	cwe_r2
reg[ 6 : 0 ]	caddr_r2
reg[ 7 : 0 ]	yaddr_r2

Module Instances
dly_16::i_strt_dly0	Module dly_16
dly_16::i_strt_dly1	Module dly_16
dly_16::i_strt	Module dly_16
dly_16::i_ystrt	Module dly_16
dly_16::i_nxtline	Module dly_16
dly_16::i_cwe0	Module dly_16