This is the complete list of members for sens_hist_ram_snglclk_18, including all inherited members.

REGISTERS_A	ram18tp_var_w_var_r	Parameter
REGISTERS_B	ram18tp_var_w_var_r	Parameter
LOG2WIDTH_A	ram18tp_var_w_var_r	Parameter
LOG2WIDTH_B	ram18tp_var_w_var_r	Parameter
WRITE_MODE_A	ram18tp_var_w_var_r	Parameter
11793	ram18tp_var_w_var_r	Parameter
clk_a	ram18tp_var_w_var_r	Input
addr_a	ram18tp_var_w_var_r	Input
en_a	ram18tp_var_w_var_r	Input
regen_a	ram18tp_var_w_var_r	Input
we_a	ram18tp_var_w_var_r	Input
data_out_a	ram18tp_var_w_var_r	Output
data_in_a	ram18tp_var_w_var_r	Input
clk_b	ram18tp_var_w_var_r	Input
addr_b	ram18tp_var_w_var_r	Input
en_b	ram18tp_var_w_var_r	Input
regen_b	ram18tp_var_w_var_r	Input
we_b	ram18tp_var_w_var_r	Input
data_out_b	ram18tp_var_w_var_r	Output
data_in_b	ram18tp_var_w_var_r	Input
PWIDTH_A	ram18tp_var_w_var_r	Parameter
PWIDTH_B	ram18tp_var_w_var_r	Parameter
WIDTH_A	ram18tp_var_w_var_r	Parameter
WIDTH_AP	ram18tp_var_w_var_r	Parameter
WIDTH_B	ram18tp_var_w_var_r	Parameter
WIDTH_BP	ram18tp_var_w_var_r	Parameter
data_out16_a	ram18tp_var_w_var_r	Signal
datap_out2_a	ram18tp_var_w_var_r	Signal
data_out16_b	ram18tp_var_w_var_r	Signal
datap_out2_b	ram18tp_var_w_var_r	Signal
data_in_ext_a	ram18tp_var_w_var_r	Signal
data_in16_a	ram18tp_var_w_var_r	Signal
datap_in_ext_a	ram18tp_var_w_var_r	Signal
datap_in2_a	ram18tp_var_w_var_r	Signal
data_in_ext_b	ram18tp_var_w_var_r	Signal
data_in16_b	ram18tp_var_w_var_r	Signal
datap_in_ext_b	ram18tp_var_w_var_r	Signal
datap_in2_b	ram18tp_var_w_var_r	Signal
pclk	sens_hist_ram_snglclk_18
addr_a_even	sens_hist_ram_snglclk_18
addr_a_odd	sens_hist_ram_snglclk_18
data_in_a	sens_hist_ram_snglclk_18
data_out_a_even	sens_hist_ram_snglclk_18
data_out_a_odd	sens_hist_ram_snglclk_18
en_a_even	sens_hist_ram_snglclk_18
en_a_odd	sens_hist_ram_snglclk_18
regen_a_even	sens_hist_ram_snglclk_18
regen_a_odd	sens_hist_ram_snglclk_18
we_a_even	sens_hist_ram_snglclk_18
we_a_odd	sens_hist_ram_snglclk_18
mclk	sens_hist_ram_snglclk_18
addr_b	sens_hist_ram_snglclk_18
data_out_b	sens_hist_ram_snglclk_18
re_even	sens_hist_ram_snglclk_18
re_odd	sens_hist_ram_snglclk_18
re_even_d	sens_hist_ram_snglclk_18
re_odd_d	sens_hist_ram_snglclk_18
odd	sens_hist_ram_snglclk_18
data_out_b_w_even	sens_hist_ram_snglclk_18
data_out_b_w_odd	sens_hist_ram_snglclk_18
ALWAYS_374 mclk	sens_hist_ram_snglclk_18	Always Construct
ram18_declare_init.vh	ram18tp_var_w_var_r	Include
ram18_pass_init.vh	ram18tp_var_w_var_r	Include
ram18tp_var_w_var_r	sens_hist_ram_snglclk_18
ram18tp_var_w_var_r	sens_hist_ram_snglclk_18
RAMB18E1	ram18tp_var_w_var_r	Module Instance